Eingebettete gedünnte Silizium-Halbleiter in FR-4 Multilayer-Leiterplatten

Gegenstand dieser Arbeit ist es den Prozess der Einbettung von aktiven Halbleiterbauteilen in FR-4-Leiterplatten zu untersuchen. Um zu zeigen, dass deutlich höhere Integrationsdichten mit diesem Verfahren möglich und praktikabel sind, wird ein Vergleich mit anderen üblichen Techniken der Leiterplattenbestückung gemacht. Des weiteren werden Randbedingungen, wie etwa die Bestückungsgenauigkeit oder die Chipdicken, erfasst und gegebenenfalls nach Problemanalysen an eingebetteten Chips optimiert. Die Erstellung eines einfachen mathematischen Modells zur Berechnung des Anteils akzeptabler Durchkontaktierungen, zwischen der Leiterplatte und dem eingebetteten Chip, ermöglicht Voraussagen über Designregeln für Chip- und Leiterplattenhersteller. Abstract Subject of this thesis is to examine the embedding process of active semiconductor components into FR-4 multi layer printed circuit boards. In order to show that far higher integration densities are possible and practical with this procedure, an arrangement with other usual techniques of the loading a printed circuit board is done. Furthermore limiting conditions, for example the positioning accuracy or the thickness of the chips, are registered and optimised after analyses at embedded chips. The preparation of a simple mathematical model, in order to calculate the part of acceptable vias of the printed circuit board, allows predictions about design rules for the manufacturers of chips and printed circuit boards.